Beschreibung:

AD9154BCPAZ ist ein vierkanaliger 16-Bit-Analog-Digital-Wandler mit hohem Dynamikbereich, der im Basisbandmodus mehrere Träger bis zur Nyquist-Frequenz erzeugen kann und eine maximale Abtastrate von 2,4 GSPS bietet. Das Produkt verfügt über Optimierungsfunktionen für die Produktausgabe, die Leistungserkennung von Eingangssignalen (z.B. komplexe digitale Modulation), die Verstärkungs-, Phasen- und Offsetkompensation sowie Anwendungen für die Direktumwandlung bei der Übertragung. Es kann direkt an den ADRF6720-27 RF Orthogonalmodulator von ADI angedockt werden. Im gemischten Modus kann das Produkt den Träger im zweiten und dritten Nyquist-Bereich rekonstruieren. Die serielle Schnittstelle ermöglicht das Programmieren und Rücklesen der internen Parameter. Kann innerhalb des vollen Ausgangsstrombereichs von 4 mA bis 20 mA programmiert werden.

Die extrem große Signalbandbreite ermöglicht neue drahtlose Breitband- und Multiband-Anwendungen.

Fortschrittliche Designtechniken mit geringen Nebengeräuschen und Verzerrungen sorgen für eine hochwertige Synthese von Breitbandsignalen vom Basisband bis zu hohen Zwischenfrequenzen.

Die Unterstützung von JESD204B Subclass 1 vereinfacht die Multichip-Synchronisation.

Kleine Gehäusegröße mit einer Grundfläche von 12 mm × 12 mm.

 

Eigenschaften：

Die Eingangsgeschwindigkeit kann bis zu 1 GSPS erreichen
Exklusives, störungsarmes und verzerrungsarmes Design
Einzelträger-Parameter: LTE 20 MHz Bandbreite (BW), ACLR=77 dBc，180 MHz IF
Sechs Trägerparameter: GSM IMD=78 dBc, mit einem Download-Wellenintervall von 600 kHz bei 180 MHz IF
SFDR=72 dBc, 180 MHz IF, - 6 dBFS Einzelton
Ausgestattet mit 8-Lane JESD204B Schnittstelle
Unterstützt Multi-Chip-Synchronisation
Verzögerung behoben
Kompensation der Verzögerung des Datengenerators
Kann die Leistung des Eingangssignals erkennen
Leistungsstarker, rauscharmer PLL-Taktmultiplikator (Phase-Locked Loop)
Digitaler Anti-Sinus-Filter
Digitale orthogonale Modulation mit digital gesteuerten Oszillatoren
Nyquist-Frequenzband-Hybridmodus
Optionale Interpolationsfilter für 1, 2, 4 und 8
Niedrige Leistungsparameter: 2,11 W, 1,6 GSPS
Vollständige Betriebsbedingungen

 

Anwendungen:

Drahtlose Kommunikation，Breitband-Repeater，Punkt-zu-Punkt-Mikrowellenfunk，softwaredefinierte Funkgeräte，Instrumentierung，Sende-Diversity, Multiple Input/Multiple Output (MIMO)

 

BETRIEB DER SERIELLEN SCHNITTSTELLE

Die serielle Schnittstelle (SPI) ist eine flexible, synchrone serielle Kommunikationsschnittstelle, die eine einfache Anbindung an viele Mikrocontroller und Mikroprozessoren nach Industriestandard ermöglicht. Die Schnittstelle ermöglicht den Lese-/Schreibzugriff auf alle Register, die den AD9154 konfigurieren. Es werden die Übertragungsformate MSB first oder LSB first unterstützt.

Der SPI kann als 4-Draht-Schnittstelle oder als 3-Draht-Schnittstelle konfiguriert werden, bei der sich Ein- und Ausgang einen einpoligen I/O, SDIO, teilen.

Ein Kommunikationszyklus mit dem AD9154 besteht aus zwei Phasen. Phase 1 ist der Anweisungszyklus (das Schreiben eines Anweisungsbytes in das Gerät), der mit den ersten 16 steigenden SCLK-Flanken zusammenfällt. Das Befehlswort versorgt den Controller der seriellen Schnittstelle mit Informationen über den Datenübertragungszyklus, Phase 2 des Kommunikationszyklus. Das Anweisungswort der Phase 1 legt fest, ob es sich bei der bevorstehenden Datenübertragung um einen Lese- oder Schreibvorgang handelt, sowie die Startregisteradresse für die folgende Datenübertragung.

Ein logischer High-Pegel am CS-Pin, gefolgt von einem logischen Low-Pegel, setzt das Timing der seriellen Schnittstelle auf den Anfangszustand des Befehlszyklus zurück.

Ab diesem Zustand stellen die nächsten 16 steigenden SCLK-Flanken die Befehlsbits der aktuellen Ein-/Ausgabeoperation dar.

Die verbleibenden SCLK-Flanken sind für Phase 2 des Kommunikationszyklus. Phase 2 ist die eigentliche Datenübertragung zwischen dem Gerät und dem Systemcontroller. Phase 2 des Kommunikationszyklus ist eine Übertragung von einem oder mehreren Datenbytes. Acht × N SCLK-Zyklen werden benötigt, um N Bytes während des Übertragungszyklus zu übertragen. Die Register ändern sich sofort nach dem Schreiben des letzten Bits jedes Übertragungsbytes, mit Ausnahme des Frequenzabstimmungsworts (FTW) und der Phasenoffsets des numerisch gesteuerten Oszillators (NCO), die sich nur ändern, wenn das Bit FTW_UPDATE_REQ des Frequenzabstimmungsworts gesetzt ist.

 

DATA FORMAT

R/W, Bit 15 des Befehlsworts, bestimmt, ob nach dem Schreiben des Befehlsworts eine Lese- oder eine Schreibdatenübertragung stattfindet. Eine logische 1 bedeutet einen Lesevorgang und eine logische 0 bedeutet einen Schreibvorgang. A14 bis A0, Bit 14 bis Bit 0 des Befehlsworts, bestimmen das Register, auf das während des Datentransferteils des Kommunikationszyklus zugegriffen wird. Bei Multibyte-Übertragungen ist A[14:0] die Startadresse. Das Gerät generiert die übrigen Registeradressen auf der Grundlage der Adressinkrementbits. Wenn die Adressinkrementbits hoch gesetzt sind (Register 0x000, Bit 5 und Bit 2), beginnen Multibyte-SPI-Schreibvorgänge auf A[14:0] und werden alle acht gesendeten/empfangenen Bits um 1 erhöht. Wenn die Adressinkrementbits auf 0 gesetzt sind, wird die Adresse alle acht Bits um 1 dekrementiert.