Beschreibung:

 Die CY7C1444KV33/CY7C1445KV33 SRAMs integrieren 1M × 36/2M × 18 SRAM-Zellen mit fortschrittlichen synchronen Peripherieschaltungen und einem Zwei-Bit-Zähler für den internen Burst-Betrieb. Alle synchronen Eingänge werden von Registern gesteuert, die von einem positiv flankengetriggerten Takteingang (CLK) kontrolliert werden. Zu den synchronen Eingängen gehören alle Adressen, alle Dateneingänge, die Chipfreigabe für das Adress-Pipelining (CE1), die Chipfreigabe für die Tiefenerweiterung (CE2 und CE3), die Burst-Steuereingänge (ADSC, ADSP und ADV), die Schreibfreigaben (BWX und BWE) und der globale Schreibzugriff (GW). Zu den asynchronen Eingängen gehören die Ausgangsfreigabe (OE) und der ZZ-Pin. Adressen und Chip-Freigaben werden mit der steigenden Flanke des Taktsignals registriert, wenn entweder der Adress-Strobe-Prozessor (ADSP) oder der Adress-Strobe-Controller (ADSC) aktiv sind. Nachfolgende Burst-Adressen können intern generiert werden, gesteuert durch den Advance-Pin (ADV). Adresse, Dateneingänge und Schreibkontrollen werden auf dem Chip registriert, um einen selbstgetakteten Schreibzyklus zu initiieren. Dieser Baustein unterstützt Byte-Schreiboperationen (siehe Pin-Beschreibungen und Wahrheitstabelle für weitere Details). Schreibzyklen können ein bis vier Bytes breit sein, wie durch die Byte-Schreibsteuerungseingänge gesteuert. GW aktiv LOW bewirkt, dass alle Bytes geschrieben werden. Dieser Baustein enthält ein zusätzliches Pipeline-Freigabe-Register, das das Ausschalten der Ausgangspuffer um einen zusätzlichen Zyklus verzögert, wenn eine Abwahl ausgeführt wird. Diese Funktion ermöglicht eine Erweiterung der Speichertiefe ohne Einbußen bei der Systemleistung. Die CY7C1444KV33/CY7C1445KV33 SRAMs werden mit einer +3,3 V Kernspannung betrieben, während alle Ausgänge mit +3,3 V oder +2,5 V versorgt werden. Alle Ein- und Ausgänge sind mit dem JEDEC-Standard JESD8-5 kompatibel.

 

Merkmale:

■ Unterstützt Busbetrieb bis zu 250 MHz

■ Verfügbare Geschwindigkeitsstufen sind 250 MHz

■ Registrierte Ein- und Ausgänge für Pipeline-Betrieb

■ Optimal für die Leistung (Doppelzyklus abwählen)

■ Tiefenausdehnung wohne Wartezustand

■ 3,3-V-Kernstromversorgung

■ 2,5-V oder 3,3-V E/A-Stromversorgung

■ Schnelle Takt-zu-Ausgabe-Zeiten

❐ 2,5 ns (für 250-MHz-Gerät)

■ Bereitstellung einer leistungsstarken 3-1-1-1-Zugangsrate

■ Vom Benutzer wählbarer Burst-Zähler, der interleaved oder lineare Bursts unterstütztGleichungen

Getrennte Adress-Strobes für Prozessor und Controller

■ Synchrone selbstgetaktete Schreibvorgänge

■ Asynchrone Ausgangsfreigabe

■ CY7C1444KV33, CY7C1445KV33 verfügbar in JEDEC-standardisierten Pb-freien 100-Pin TQFP-Gehäusen

Option "ZZ" Schlafmodusn

 

Funktionaler Überblick

Alle synchronen Eingänge durchlaufen Eingangsregister, die von der steigenden Flanke des Taktgebers gesteuert werden. Alle Datenausgänge werden durch Ausgangsregister geleitet, die von der steigenden Flanke des Taktes gesteuert werden. Der CY7C1444KV33/CY7C1445KV33 unterstützt sekundären Cache in Systemen, die entweder eine lineare oder verschachtelte Burst-Reihenfolge verwenden. Die interleaved Burst-Reihenfolge unterstützt Pentium-Prozessoren. Die Burst-Reihenfolge ist vom Benutzer wählbar und wird durch Abtasten des MODE-Eingangs bestimmt. Zugriffe können entweder mit dem Prozessor-Adress-Strobe (ADSP) oder dem Controller-Adress-Strobe (ADSC) eingeleitet werden. Das Fortschreiten der Adresse durch die Burst-Sequenz wird durch den ADV-Eingang gesteuert. Ein Zwei-Bit-Wraparound-Burst-Zähler auf dem Chip erfasst die erste Adresse in einer Burst-Sequenz und erhöht automatisch die Adresse für den Rest des Burst-Zugriffs. Byte-Schreiboperationen werden mit den Eingängen Byte Write Enable (BWE) und Byte Write Select (BWX) qualifiziert. Eine globale Schreibfreigabe (GW) setzt alle Byte-Schreibeingänge außer Kraft und schreibt Daten in alle vier Bytes. Alle Schreibvorgänge werden durch eine chipinterne synchrone, zeitgesteuerte Schreibschaltung vereinfacht. Synchrone Chip-Selects CE1, CE2, CE3 und eine asynchrone Ausgangsfreigabe (OE) sorgen für eine einfache Bankauswahl und eine Tristate-Steuerung des Ausgangs. ADSP wird ignoriert, wenn CE1 HIGH ist.

Das Überschreiten der maximalen Werte kann die Lebensdauer des Geräts verkürzen.

 

Dokumentverlauf Seite

04/09/2015 Der Status wurde von Vorläufig auf Endgültig geändert.

05/07/2015 Aktualisierte Funktionsübersicht: Elektrische Eigenschaften des ZZ-Modus aktualisiert: Der Maximalwert des Parameters IDDZZ wurde von 89 mA auf 75 mA geändert.

07/05/2016 Neutron Soft Error Immunity aktualisiert: Aktualisierte Werte in den Spalten "Typ" und "Max" entsprechend dem LSBU-Parameter. Auf neue Vorlage aktualisiert.