DESCRIPCIÓN GENERAL

Los AD5360/AD5361 contienen dieciséis DAC de 16/14 bits en un único encapsulado LQFP de 52 terminales o LFCSP de 56 terminales. Proporcionan salidas de tensión amortiguadas con un intervalo cuatro veces superior a la tensión de referencia. La ganancia y el offset de cada DAC pueden ajustarse independientemente para eliminar errores. Para una flexibilidad aún mayor, el dispositivo se divide en dos grupos de ocho DAC, y el rango de salida de cada grupo puede ajustarse independientemente mediante un DAC de offset.

Los AD5360/AD5361 ofrecen un funcionamiento garantizado en un amplio rango de alimentación con VSS de -4,5 V a -16,5 V y VDD de +8 V a +16,5 V. El requisito de margen del amplificador de salida es de 1,4 V.

Los AD5360/AD5361 tienen una interfaz serie de 4 hilos de alta velocidad, que es compatible con los estándares de interfaz SPI, QSPI™, MICROWIRE™ y DSP y puede manejar velocidades de reloj de hasta 50 MHz. Todas las salidas pueden actualizarse simultáneamente llevando la entrada LDAC a nivel bajo. Cada canal tiene un registro de ganancia programable y un registro de ajuste de offset.

Cada salida DAC se amplifica y amortigua en el chip con respecto a una entrada SIGGNDx externa. Las salidas DAC también pueden conmutarse a SIGGNDx a través de la patilla CLR.

 

CARACTERÍSTICAS

DAC de 16 canales en encapsulados LQFP de 52 terminales y LFCSP de 56 terminales

Monotonía garantizada hasta 16/14 bits

Rango de tensión nominal de salida de -10 V a +10 V

Múltiples vanos de salida disponibles

Función de control de la temperatura

Multiplexor de control de canales

Función GPIO

Función de calibración del sistema que permite el desplazamiento y la ganancia programables por el usuario

Funciones de agrupación y direccionamiento de canales

Comprobación de errores en los datos

Interfaz serie compatible con SPI

Interfaz digital de 2,5 V a 5,5 V

Reset digital (RESET)

Función de borrado a SIGGNDx definido por el usuario

Actualización simultánea de las salidas DAC

 

APLICACIONES

Instrumentación

Sistemas de control industrial

Ajuste de nivel en equipos de prueba automáticos (ATE)

Atenuadores ópticos variables (VOA)

Tarjetas de línea ópticas

 

FUNCIONAL

DESCRIPCIÓN ARQUITECTURA DAC

Los AD5360/AD5361 contienen 16 canales DAC y 16 amplificadores de salida en un único encapsulado. La arquitectura de un único canal DAC consiste en un DAC de cadena de resistencias de 16 bits en el caso del AD5360 y un DAC de 14 bits en el caso del AD5361, seguido de un amplificador de búfer de salida. La sección de cadena de resistencias es simplemente una cadena de resistencias, de igual valor, desde VREF0 o VREF1 hasta AGND. Este tipo de arquitectura garantiza la monotonicidad del DAC. El código digital binario de 16-/14 bits cargado en el registro DAC determina en qué nodo de la cadena se corta la tensión antes de introducirla en el amplificador de salida. El amplificador de salida multiplica la tensión de salida del DAC por 4. El rango nominal de salida es de 12 V con una referencia de 3 V y de 20 V con una referencia de 5 V.

GRUPOS DE CANALES

Los 16 canales DAC del AD5360/AD5361 están dispuestos en dos grupos de ocho canales. Los ocho DACs del Grupo 0 derivan su tensión de referencia de VREF0. El grupo 1 obtiene su tensión de referencia de VREF1. Cada grupo tiene su propio pin de señal de tierra.

A/B REGISTERS GAIN/OFFSET ADJUSTMENT

Cada canal DAC tiene siete registros de datos. La palabra de datos DAC real puede escribirse en el registro de entrada X1A o X1B, dependiendo de la configuración del bit A/B en el registro de control. Si el bit A/B es 0, los datos se escriben en el registro X1A. Si el bit A/B es 1, los datos se escriben en el registro X1B. Tenga en cuenta que este único bit es un control global y afecta a todos los canales DAC del dispositivo. No es posible configurar el dispositivo por canales de forma que algunas escrituras se realicen en el registro X1A y otras en el X1B.

Cada canal DAC tiene también un registro de ganancia (M) y un registro de offset (C), que permiten recortar los errores de ganancia y offset de toda la cadena de señales. Los datos del registro X1A son operados por un multiplicador y sumador digital mediante el contenido de los registros M y C. Los datos calibrados del DAC se almacenan en el registro X1A. Los datos calibrados del DAC se almacenan en el registro X2A. De forma similar, los datos del registro X1B son operados por el multiplicador y el sumador y almacenados en el registro X2B.

Aunque se muestra un símbolo de multiplicador y sumador para cada canal, sólo hay un multiplicador y un sumador en el dispositivo, que se comparten entre todos los canales. Esto tiene implicaciones para la velocidad de actualización cuando se actualizan varios canales a la vez, como se describe en la sección Tasas de actualización de registros.

Cada vez que se escriben datos en el registro X1A, o en el registro M o C con el bit de control A/B a 0, los datos X2A se recalculan y el registro X2A se actualiza automáticamente. Del mismo modo, X2B se actualiza cada vez que se escriben datos en X1B, o en M o C con A/B a 1. Los registros X2A y X2B no son legibles ni directamente escribibles por el usuario.

La salida de datos de los registros X2A y X2B se encamina al registro DAC final mediante un multiplexor. Un registro de selección A/B de 8 bits asociado a cada grupo de ocho DACs controla si cada DAC individual toma sus datos del registro X2A o X2B. Si un bit de este registro es 0, el DAC toma sus datos del registro X2A; si es 1, el DAC toma sus datos del registro X2B (Bit 0 a Bit 7 controlan DAC 0 a DAC 7, respectivamente).

Tenga en cuenta que como hay 16 bits en dos registros, es posible configurar, para cada canal, si cada DAC toma sus datos del registro X2A o del registro X2B. También se proporciona un comando global que establece todos los bits en los registros de selección A/B a 0 o a 1.

Todos los DACs en el AD5360/AD5361 pueden ser actualizados simultáneamente tomando LDAC bajo, cuando cada registro DAC es actualizado desde su registro X2A o X2B, dependiendo de la configuración de los registros de selección A/B. El registro DAC no es legible ni directamente escribible por el usuario.