Descripción:

AD9154BCPAZ es un convertidor analógico-digital de cuatro canales, 16 bits y alto rango dinámico que puede generar múltiples portadoras hasta la frecuencia de Nyquist en modo de banda base, proporcionando una frecuencia de muestreo máxima de 2,4 GSPS. Este producto dispone de funciones de optimización de la salida del producto, detección de potencia de señales de entrada (como modulación digital compleja), compensación de ganancia, fase y offset, y aplicaciones de transmisión de conversión directa, pudiendo acoplarse directamente con el modulador ortogonal RF ADRF6720-27 de ADI. En modo mixto, el producto puede reconstruir la portadora en la segunda y tercera regiones de Nyquist. La interfaz de puerto serie permite programar y volver a leer los parámetros internos. Puede programarse dentro del rango de corriente de salida de escala completa de 4 mA a 20 mA.

El ancho de banda ultraancho de la señal permite las aplicaciones inalámbricas emergentes de banda ancha y multibanda.

Las avanzadas técnicas de diseño de baja distorsión y espurias proporcionan una síntesis de alta calidad de señales de banda ancha, desde la banda base hasta las altas frecuencias intermedias.

La compatibilidad con JESD204B Subclass 1 simplifica la sincronización multichip.

Encapsulado de tamaño reducido con una huella de 12 mm × 12 mm.

 

Características：

La velocidad de entrada puede alcanzar hasta 1 GSPS
Diseño exclusivo, con pocas espurias y distorsiones
Parámetros de portadora única: LTE 20 MHz de ancho de banda (BW), ACLR=77 dBc，180 MHz IF
Seis parámetros de portadora: GSM IMD=78 dBc, con un intervalo de onda de descarga de 600 kHz a 180 MHz de FI
SFDR=72 dBc, 180 MHz IF, - 6 dBFS tono único
Equipada con interfaz JESD204B de 8 carriles
Soporta sincronización multi chip
Retraso fijo
Compensación del retardo del generador de datos
Puede realizar la detección de la potencia de la señal de entrada
Multiplicador de reloj de bucle sincronizado en fase (PLL) de alto rendimiento y bajo nivel de ruido
Filtro digital anti-seno
Modulación ortogonal digital mediante osciladores controlados digitalmente
Modo híbrido de banda de frecuencia de Nyquist
Filtros de interpolación opcionales para 1, 2, 4 y 8
Parámetros de bajo consumo: 2,11 W, 1,6 GSPS
Plenas condiciones de funcionamiento

 

Aplicaciones:

Comunicaciones inalámbricas, repetidores de banda ancha, radio de microondas punto a punto, radios definidas por software, instrumentación, diversidad de transmisión, entrada múltiple/salida múltiple (MIMO), etc.

 

FUNCIONAMIENTO DEL PUERTO SERIE

La interfaz de puerto serie (SPI) es un puerto de comunicaciones serie síncrono flexible que permite una fácil interconexión con muchos microcontroladores y microprocesadores estándar de la industria. La interfaz facilita el acceso de lectura/escritura a todos los registros que configuran el AD9154. Soporta formatos de transferencia MSB primero o LSB primero.

El SPI se puede configurar como una interfaz de 4 hilos o de 3 hilos en la que la entrada y la salida comparten una E/S de un solo pin, SDIO.

Hay dos fases en un ciclo de comunicación con el AD9154. La fase 1 es el ciclo de instrucción (la escritura de un byte de instrucción en el dispositivo), coincidente con los primeros 16 flancos ascendentes de SCLK. La palabra de instrucción proporciona al controlador del puerto serie la información relativa al ciclo de transferencia de datos, Fase 2 del ciclo de comunicación. La palabra de instrucción de Fase 1 define si la próxima transferencia de datos es una lectura o una escritura, junto con la dirección de registro de inicio para la siguiente transferencia de datos.

Un nivel lógico alto en la patilla CS, seguido de un nivel lógico bajo, restablece la temporización del puerto serie al estado inicial del ciclo de instrucción.

A partir de este estado, los siguientes 16 flancos ascendentes SCLK representan los bits de instrucción de la operación de entrada/salida (E/S) actual.

Los flancos SCLK restantes son para la Fase 2 del ciclo de comunicación. La fase 2 es la transferencia de datos real entre el dispositivo y el controlador del sistema. La fase 2 del ciclo de comunicación es una transferencia de uno o más bytes de datos. Se necesitan ocho × N ciclos SCLK para transferir N bytes durante el ciclo de transferencia. Los registros cambian inmediatamente después de escribir en el último bit de cada byte de transferencia, excepto la palabra de sintonización de frecuencia (FTW) y las compensaciones de fase del oscilador controlado numéricamente (NCO), que cambian sólo cuando se activa el bit FTW_UPDATE_REQ de la palabra de sintonización de frecuencia.

 

FORMATO DE LOS DATOS

R/W, Bit 15 de la palabra de instrucción, determina si se produce una transferencia de datos de lectura o de escritura tras la escritura de la palabra de instrucción. Un 1 lógico indica una operación de lectura y un 0 lógico indica una operación de escritura. A14 a A0, Bit 14 a Bit 0 de la palabra de instrucción, determina el registro al que se accede durante la parte de transferencia de datos del ciclo de comunicación. Para transferencias multibyte, A[14:0] es la dirección inicial. El dispositivo genera las direcciones de registro restantes basándose en los bits de incremento de dirección. Si los bits de incremento de dirección están a nivel alto (Registro 0x000, Bit 5 y Bit 2), las escrituras SPI multibyte comienzan en A[14:0] y se incrementan en 1 cada ocho bits enviados/recibidos. Si los bits de incremento de dirección están a 0, la dirección se incrementa en 1 cada ocho bits.