DESCRIPCIÓN GENERAL

El AD9216 es un convertidor analógico-digital (ADC) dual de 3 V, 10 bits y 105 MSPS. Incorpora dos amplificadores de muestreo y retención (SHA) de alto rendimiento y una referencia de tensión integrada. El AD9216 utiliza una arquitectura de canalización diferencial multietapa con lógica de corrección de errores de salida para proporcionar una precisión de 10 bits y garantizar la ausencia de códigos perdidos en todo el rango de temperaturas de funcionamiento a velocidades de datos de hasta 105 MSPS. El ancho de banda amplio y diferencial del SHA permite una gran variedad de rangos de entrada y compensaciones seleccionables por el usuario, incluyendo aplicaciones single-ended. El AD9216 es adecuado para diversas aplicaciones, incluyendo sistemas multiplexados que conmutan niveles de tensión a escala completa en canales sucesivos y para entradas de muestreo a frecuencias muy superiores a la tasa de Nyquist.

Se utilizan entradas de reloj duales de un solo extremo para controlar todos los ciclos de conversión internos. El AD9216 dispone de un estabilizador de ciclo de trabajo que puede compensar amplias variaciones en el ciclo de trabajo del reloj, permitiendo que los convertidores mantengan un rendimiento excelente. Los datos de salida digital se presentan en formato binario directo o de complemento a dos. Fabricado en un proceso CMOS avanzado, el AD9216 está disponible en un LFCSP de 64 terminales (9 mm × 9 mm) sin Pb que ahorra espacio y está especificado para el rango de temperatura industrial (-40°C a +85°C).

 

CARACTERÍSTICAS

Doble ADC de 10 bits integrado

Funcionamiento con alimentación de 3 V

SNR = 57,6 dBc (a Nyquist, AD9216-105)

SFDR = 74 dBc (a Nyquist, AD9216-105)

Baja potencia: 150 mW/ch a 105 MSPS

Entrada diferencial con ancho de banda de 300 MHz 3 dB

Excepcional inmunidad a la diafonía < -80 dB

Desplazamiento binario o formato de datos de complemento a dos

Estabilizador del ciclo de trabajo del reloj

 

APLICACIONES

Equipo de ultrasonidos

Muestreo de FI en receptores de comunicaciones 3G, radio punto a punto, LMDS, MMDS

Instrumentos a pilas

Telémetros manuales

Osciloscopios digitales de bajo coste

 

PRODUCTOS DESTACADOS

  1. Compatible con AD9238, doble ADC de 12 bits 20 MSPS/40 MSPS/ 65 MSPSy AD9248, doble ADC de 14 bits 20 MSPS/40 MSPS/ 65 MSPS.
  2. La capacidad de 105 MSPS permite aplicaciones exigentes de alta frecuencia.
  3. Bajo consumo de energía: AD9216-105: 105 MSPS = 300 mW.
  4. La entrada SHA patentada mantiene un rendimiento excelente para frecuencias de entrada de hasta 200 MHz y puede configurarse para funcionamiento monofásico o diferencial.
  5. Diafonía de canal típica de < -80 dB a fIN de hasta 70 MHz.
  6. El estabilizador del ciclo de trabajo del reloj mantiene el rendimiento en una amplia gama de ciclos de trabajo del reloj.

 

TEORÍA DE FUNCIONAMIENTO

El AD9216 consta de dos ADC de alto rendimiento basados en el núcleo del convertidor AD9215. Las rutas duales del ADC son independientes, excepto por una fuente de referencia de brecha de banda interna compartida, VREF. Cada una de las rutas ADC consta de un SHA frontal propio seguido de un ADC de condensador conmutado canalizado. El ADC se divide en tres secciones: un amplificador de muestreo y retención, siete etapas de 1,5 bits y un flash final de 3 bits. Cada etapa se solapa lo suficiente para corregir los errores de flash de las etapas precedentes. Las salidas cuantificadas de cada etapa se combinan a través del bloque lógico de corrección digital en un resultado final de 10 bits. La arquitectura de canalización permite que la primera etapa opere sobre una nueva muestra de entrada, mientras que las etapas restantes operan sobre muestras precedentes. El muestreo se produce en el flanco ascendente del reloj respectivo.

Cada etapa del pipeline, excepto la última, consta de un flash ADC de baja resolución y un multiplicador residual para controlar la siguiente etapa del pipeline. El multiplicador residual utiliza la salida del flash ADC para controlar un convertidor digital-analógico (DAC) de condensador conmutado de la misma resolución. La salida del DAC se resta de la señal de entrada de la etapa y el residuo se amplifica (multiplica) para accionar la siguiente etapa del pipeline. La etapa multiplicadora residual también se denomina DAC multiplicador (MDAC). Se utiliza un bit de redundancia en cada una de las etapas para facilitar la corrección digital de errores de flash. La última etapa consiste simplemente en un flash ADC.

La etapa de entrada contiene un SHA diferencial que puede configurarse como acoplado en c.a. o c.c. en modo diferencial o monopolar. El bloque de etapa de salida alinea los datos, realiza la corrección de errores y pasa los datos a los búferes de salida. Los búferes de salida se alimentan desde una fuente independiente, lo que permite ajustar la oscilación de la tensión de salida.