Descripción:

El Cypress CY14B104M combina una memoria RAM estática no volátil (nvSRAM) de 4 Mbit con un RTC completo en un circuito integrado monolítico. Los elementos no volátiles incorporados incorporan la tecnología QuantumTrap, que produce la memoria no volátil más fiable del mundo. La SRAM se lee y escribe un número infinito de veces, mientras que los datos no volátiles independientes residen en los elementos no volátiles.

La función RTC proporciona un reloj preciso con seguimiento del año bisiesto y un oscilador programable de alta precisión. La función de alarma es programable para alarmas periódicas de minutos, horas, días o meses. También hay un temporizador de vigilancia programable para el control de procesos.

La nvSRAM CY14B104M comprende dos componentes funcionales emparejados en la misma célula física. Se trata de una célula de memoria SRAM y una célula QuantumTrap no volátil. La célula de memoria SRAM funciona como una RAM estática rápida estándar. Los datos de la SRAM se transfieren a la célula no volátil (operación STORE) o de la célula no volátil a la SRAM (operación RECALL). Gracias a esta arquitectura única, todas las celdas se almacenan y recuperan en paralelo. Las operaciones de lectura y escritura en la SRAM se inhiben durante las operaciones STORE y RECALL. El CY14B104M soporta infinitas lecturas y escrituras similares a una SRAM típica. Además, proporciona infinitas operaciones RECALL desde las celdas no volátiles y hasta 1 millón de operaciones STORE.

 

Características:

■ Tiempos de acceso de 25 ns y 45 ns
Organizado internamente como 256 K × 16
■ GUARDADO automático manos libres al apagar con sólo un pequeño condensador.
■ STORE a elementos no volátiles QuantumTrap se inicia por software, pin del dispositivo o AutoStore al apagar.
■ La RECUPERACIÓN a SRAM se inicia por software o encendido.
Alta fiabilidad
■ Ciclos infinitos de lectura, escritura y RECALL.
■ 1 millón de ciclos STORE a QuantumTrap.
■ 20 años de conservación de datos
■ Funcionamiento a 3 V +20%, -10%
■ Integridad de los datos de la nvSRAM de Cypress combinada con un reloj en tiempo real (RTC) con todas las funciones.
Temporizador de vigilancia
■ Alarma de reloj con interrupciones programables
Condensador o batería de reserva para RTC
Temperatura industrial
Encapsulado TSOP (Thin Small Outline Package) de 44 y 54 patillas Tipo II
■ No contiene Pb y cumple la restricción de sustancias peligrosas (RoHS).

 

Funcionamiento del dispositivo

La nvSRAM CY14B104K/CY14B104M está formada por dos componentes funcionales emparejados en la misma célula física. Se trata de una célula de memoria SRAM y una célula QuantumTrap no volátil. La célula de memoria SRAM funciona como una RAM estática rápida estándar. Los datos de la SRAM se transfieren a la célula no volátil (operación STORE), o de la célula no volátil a la SRAM (operación RECALL). Gracias a esta arquitectura única, todas las celdas se almacenan y recuperan en paralelo. Las operaciones de lectura y escritura en la SRAM se inhiben durante las operaciones STORE y RECALL. El CY14B104K/CY14B104M soporta infinitas lecturas y escrituras similares a una SRAM típica. Además, proporciona infinitas operaciones RECALL desde las celdas no volátiles y hasta 1 millón de operaciones STORE. Consulte Tabla de verdad para operaciones SRAM en la página 25 para una descripción completa de los modos de lectura y escritura.

Lectura SRAM

El CY14B104K/CY14B104M realiza un ciclo de lectura cuando CE y OE están BAJOS y WE y HSB están ALTOS. La dirección especificada en los pines A0-18 o A0-17 determina a cuál de los 524.288 bytes de datos o 262.144 palabras de 16 bits cada una se accede. Las habilitaciones de byte (BHE, BLE) determinan qué bytes se habilitan a la salida en el caso de palabras de 16 bits. Cuando la lectura se inicia por una transición de dirección, las salidas son válidas después de un retardo de tAA (ciclo de lectura 1). Si la lectura se inicia por CE u OE, las salidas son válidas en tACE o en tDOE, lo que sea posterior (ciclo de lectura 2). La salida de datos responde repetidamente a los cambios de dirección dentro del tiempo de acceso tAA sin necesidad de transiciones en ningún pin de entrada de control. Esto permanece válido hasta otro cambio de dirección o hasta que CE u OE se pongan en ALTO o WE o HSB se pongan en BAJO.

Escritura SRAM

Un ciclo de escritura se realiza cuando CE y WE están BAJOS y HSB está ALTO. Las entradas de dirección deben ser estables antes de entrar en el ciclo de escritura y deben permanecer estables hasta que CE o WE pasen a HIGH al final del ciclo. Los datos en los pines comunes de E/S DO0-15 se escriben en la memoria si son válidos tSD antes del final de una escritura controlada por WE o antes del final de una escritura controlada por CE. Las entradas Byte Enable (BHE, BLE) determinan qué bytes se escriben, en el caso de palabras de 16 bits. Se recomienda que OE se mantenga ALTO durante todo el ciclo de escritura para evitar la contención del bus de datos en las líneas de E/S comunes. Si OE se deja BAJO, la circuitería interna apaga los buffers de salida tHZWE después de que WE se ponga BAJO.