Descripción:

 Las SRAM CY7C1444KV33/CY7C1445KV33 integran celdas SRAM de 1M × 36/2M × 18 con circuitos periféricos síncronos avanzados y un contador de dos bits para operaciones internas en ráfaga. Todas las entradas síncronas se activan mediante registros controlados por una entrada de reloj de flanco positivo (CLK). Las entradas síncronas incluyen todas las direcciones, todas las entradas de datos, la habilitación de chip de canalización de direcciones (CE1), las habilitaciones de chip de expansión de profundidad (CE2 y CE3), las entradas de control de ráfaga (ADSC, ADSP y ADV), las habilitaciones de escritura (BWX y BWE) y la escritura global (GW). Las entradas asíncronas incluyen la habilitación de salida (OE) y el pin ZZ. Las direcciones y las habilitaciones de chip se registran en el flanco ascendente del reloj cuando están activos el procesador estroboscópico de direcciones (ADSP) o el controlador estroboscópico de direcciones (ADSC). Las direcciones de ráfaga posteriores pueden generarse internamente controladas por el pin de avance (ADV). La dirección, las entradas de datos y los controles de escritura se registran en el chip para iniciar un ciclo de escritura temporizado. Este componente admite operaciones de escritura de bytes (para más detalles, consulte las descripciones de las patillas y la tabla de verdad). Los ciclos de escritura pueden tener una anchura de uno a cuatro bytes, controlados por las entradas de control de escritura de bytes. GW activo BAJO hace que se escriban todos los bytes. Este dispositivo incorpora un registro de habilitación adicional que retrasa el apagado de los búferes de salida un ciclo adicional cuando se ejecuta una deselección. Esta característica permite ampliar la profundidad sin penalizar el rendimiento del sistema. Las SRAM CY7C1444KV33/CY7C1445KV33 funcionan con una fuente de alimentación central de +3,3 V, mientras que todas las salidas funcionan con una fuente de +3,3 V o +2,5 V. Todas las entradas y salidas son compatibles con el estándar JEDEC JESD8-5.

 

Características:

■ Admite un funcionamiento de bus de hasta 250 MHz.

■ Los grados de velocidad disponibles son 250 MHz.

■ Entradas y salidas registradas para funcionamiento en canalización

■ Óptimo para el rendimiento (anulación del doble ciclo)

■ Expansión en profundidad wn estado de espera

■ Fuente de alimentación del núcleo de 3,3 V.

■ Fuente de alimentación de E/S de 2,5 V o 3,3 V.

■ Tiempos rápidos de reloj a salida

❐ 2,5 ns (para dispositivo de 250 MHz)

■ Proporcionar una tasa de acceso 3-1-1 de alto rendimiento

Contador de ráfagas seleccionable por el usuario compatible con ráfagas intercaladas o linealesequencias

■ Estroboscopios de dirección de procesador y controlador separados.

■ Escrituras síncronas autoprogramadas

■ Habilitación de salida asíncrona

CY7C1444KV33, CY7C1445KV33 disponibles en encapsulados TQFP de 100 patillas sin Pb según la norma JEDEC

■ Opción de modo de espera "ZZ".n

 

Resumen funcional

Todas las entradas síncronas pasan a través de registros de entrada controlados por el flanco ascendente del reloj. Todas las salidas de datos pasan a través de registros de salida controlados por el flanco ascendente del reloj. El CY7C1444KV33/CY7C1445KV33 soporta caché secundaria en sistemas que utilizan una secuencia de ráfaga lineal o intercalada. El orden de ráfaga intercalada es compatible con los procesadores Pentium. El orden de ráfaga es seleccionable por el usuario, y se determina muestreando la entrada MODE. Los accesos pueden iniciarse con el strobe de dirección del procesador (ADSP) o con el strobe de dirección del controlador (ADSC). El avance de la dirección a través de la secuencia de ráfagas se controla mediante la entrada ADV. Un contador de ráfagas envolvente de dos bits en el chip captura la primera dirección de una secuencia de ráfagas e incrementa automáticamente la dirección para el resto del acceso a la ráfaga. Las operaciones de escritura de bytes se califican con las entradas byte write enable (BWE) y byte write select (BWX). Una habilitación de escritura global (GW) anula todas las entradas de escritura de bytes y escribe datos en los cuatro bytes. Todas las escrituras se simplifican con circuitos de escritura síncrona autotemporizada en el chip. Las selecciones de chip síncronas CE1, CE2, CE3 y una habilitación de salida asíncrona (OE) facilitan la selección de banco y el control del estado de salida. ADSP se ignora si CE1 está en ALTO.

Superar los valores máximos puede acortar la vida útil del aparato.

 

Historial de documentos

04/09/2015 Cambiado el estado de Preliminar a Final.

05/07/2015 Descripción general funcional actualizada: Actualizadas las características eléctricas del modo ZZ: Cambiado el valor máximo del parámetro IDDZZ de 89 mA a 75 mA.

07/05/2016 Actualizada la inmunidad a errores blandos de neutrón: Actualizados los valores de las columnas "Typ" y "Max" correspondientes al parámetro LSBU. Actualizado a la nueva plantilla.