Descripción:

La CY7C1471V33 es una SRAM de ráfaga síncrona de flujo continuo de 3,3 V y 2M × 36 diseñada específicamente para soportar operaciones ilimitadas de lectura o escritura consecutivas reales sin la inserción de estados de espera. La CY7C1471V33 está equipada con avanzados

La lógica No Bus Latency (NoBL) es necesaria para permitir operaciones consecutivas de lectura o escritura con transferencia de datos en cada ciclo de reloj. Esta característica mejora drásticamente el rendimiento de los datos a través de la SRAM, especialmente en sistemas que requieren frecuentes transiciones de escritura-lectura.

Todas las entradas síncronas pasan a través de registros de entrada controlados por el flanco ascendente del reloj. El reloj califica la señal de habilitación de entrada de reloj (CEN), que cuando se deasserted suspende la operación y extiende el ciclo de reloj anterior. El retardo máximo de acceso desde la subida del reloj es de 6,5 ns (dispositivo de 133-MHz).

Las operaciones de escritura se controlan mediante una selección de escritura de dos o cuatro bytes (BWX) y una entrada de habilitación de escritura (WE). Todas las escrituras se realizan con circuitos de escritura síncrona autotemporizada en el chip.

Tres habilitaciones de chip síncronas (CE1, CE2, CE3) y una habilitación de salida asíncrona (OE) facilitan la selección de banco y el control de triestado de salida. Para evitar la contención del bus, los controladores de salida se triestado síncrono durante la parte de datos de una secuencia de escritura.

 

Características:

La arquitectura No Bus Latency™ (NoBL™) elimina los ciclos muertos entre los ciclos de escritura y lectura.
Admite operaciones de bus de hasta 133 MHz sin estados de espera.
Los datos se transfieren en cada reloj.
Pin compatible y funcionalmente equivalente a los dispositivos ZBT™.
Control interno del búfer de salida para eliminar la necesidad de utilizar OE
Entradas registradas para funcionamiento continuo
Capacidad de escritura de bytes
Alimentación E/S 3,3 V/2,5 V (VDDQ)
Tiempos rápidos de reloj a salida
6,5 ns (para dispositivo de 133 MHz)
Pin de habilitación de reloj (CEN) para habilitar el reloj y suspender el funcionamiento.
Escrituras sincrónicas con temporizador
Habilitación de salida asíncrona (OE)
CY7C1471V33 está disponible en formato TQFP de 100 patillas sin Pb según la norma JEDEC.
Tres habilitaciones de chip (CE1, CE2, CE3) para ampliar la profundidad de forma sencilla
Función de apagado automático disponible mediante el modo ZZ o la anulación de la selección CE.
Capacidad de ráfaga: orden de ráfaga lineal o intercalada
Bajo consumo en espera

 

Resumen funcional

La CY7C1471V33 es una SRAM síncrona de flujo continuo diseñada para eliminar los estados de espera durante las transiciones de escritura-lectura. Todas las entradas síncronas pasan a través de registros de entrada controlados por el flanco ascendente del reloj. La señal de reloj se califica con la señal de entrada de habilitación de reloj (CEN). Si CEN está en ALTO, no se reconoce la señal de reloj y se mantienen todos los estados internos. Todas las operaciones síncronas se califican con CEN. El retardo máximo de acceso desde la subida del reloj (tCDV) es de 6,5 ns (dispositivo de 133-MHz). Los accesos pueden iniciarse afirmando los tres habilitadores de chip (CE1, CE2, CE3) activos en el flanco ascendente del reloj. Si (CEN) está activo BAJO y ADV/LD está activo BAJO, la dirección presentada al dispositivo se bloquea. El acceso puede ser una operación de lectura o de escritura, dependiendo del estado del permiso de escritura (WE). La selección de escritura de bytes (BWX) puede utilizarse para realizar operaciones de escritura de bytes. Las operaciones de escritura se califican mediante la habilitación de escritura (WE). Todas las escrituras se simplifican con circuitos de escritura síncrona en chip. Tres chips síncronos habilitan (CE1, CE2, CE3) y una salida asíncrona habilita (OE) para simplificar la expansión de profundidad. Todas las operaciones (lecturas, escrituras y deselecciones) se realizan en cadena. ADV/LD debe estar en LOW después de deseleccionar el dispositivo para cargar una nueva dirección para la siguiente operación.

Accesos de lectura simples

Un acceso de lectura se inicia cuando se cumplen estas condiciones en la subida del reloj: ■ CEN se reafirma en BAJO ■ CE1, CE2 y CE3 se reafirman en activo. WE se desactiva en ALTO. ■ ADV/LD se reafirma en BAJO. La dirección presentada a las entradas de dirección se enclava en el registro de dirección y se presenta a la matriz de memoria y a la lógica de control. La lógica de control determina que hay un acceso de lectura en curso y permite que los datos solicitados se propaguen a los búferes de salida. Los datos están disponibles en 6,5 ns (dispositivo de 133-MHz) siempre que OE esté activo BAJO. Después del primer reloj del acceso de lectura, los buffers de salida son controlados por OE y la lógica de control interna. OE debe estar en LOW para que salgan los datos solicitados. En el reloj siguiente, puede iniciarse otra operación (lectura/escritura/deselección). Cuando la SRAM es deseleccionada en la subida del reloj por una de las señales de habilitación del chip, la salida se triestablece inmediatamente.

Accesos de lectura en ráfaga

El CY7C1471V33 dispone de un contador de ráfagas en chip que permite al usuario suministrar una única dirección y realizar hasta cuatro lecturas sin reafirmar las entradas de dirección. ADV/LD debe ponerse a nivel BAJO para cargar una nueva dirección en la SRAM, como se describe en la sección Accesos de lectura simple. La secuencia del contador de ráfagas está determinada por la señal de entrada MODE. Una entrada BAJA en MODO selecciona un modo de ráfaga lineal; una ALTA selecciona una secuencia de ráfaga intercalada. Ambos contadores de ráfagas utilizan A0 y A1 en la secuencia de ráfagas y se enrollan cuando se incrementan lo suficiente. Una entrada HIGH en ADV/LD incrementa el contador de ráfagas interno independientemente del estado de las entradas de habilitación de chip o WE. Se enclava al principio de un ciclo de ráfaga. Por lo tanto, el tipo de acceso (lectura o escritura) se mantiene a lo largo de la secuencia de ráfagas.

Accesos de escritura única

Los accesos de escritura se inician cuando se cumplen las siguientes condiciones a la subida del reloj: (1) CEN se afirma BAJO, (2) CE1, CE2, y CE3 se afirman todos activos, y (3) WE se afirma BAJO. La dirección presentada al bus de direcciones se carga en el registro de direcciones. Las señales de escritura se enclavan en el bloque lógico de control. Las líneas de datos se triestan automáticamente independientemente del estado de la señal de entrada OE. Esto permite a la lógica externa presentar los datos en DQs y DQPX. En la siguiente subida del reloj, los datos presentados a las entradas DQs y DQPX (o un subconjunto para operaciones de escritura de bytes; ver Tabla Verdadera para Lectura/Escritura en la página 9 para más detalles) se enclavan en el dispositivo, y la escritura se completa. Se pueden iniciar accesos adicionales (lectura/escritura/deselección) en este ciclo. Los datos escritos durante la operación de escritura son controlados por las señales BWX. El CY7C1471V33 proporciona la capacidad de escritura de bytes que se describe en la tabla verdadero-falso para lectura/escritura en la página 9. La entrada WE con la entrada BWX seleccionada escribe selectivamente sólo los bytes deseados. Los bytes no seleccionados durante una operación de escritura de byte permanecen inalterados. Se ha proporcionado un mecanismo de escritura síncrona autotemporizada para simplificar las operaciones de escritura. La capacidad de escritura de bytes se incluye para simplificar en gran medida las secuencias de lectura/modificación/escritura, que pueden reducirse a simples operaciones de escritura de bytes. Dado que los CY7C1471V33 son dispositivos de E/S comunes, no deben introducirse datos en el dispositivo mientras las salidas estén activas. La habilitación de salida (OE) puede desactivarse en ALTO antes de presentar datos a las entradas DQs y DQPX. Al hacerlo, se triestancan los controladores de salida. Como medida de seguridad, DQs y DQPX se triestancan automáticamente durante la parte de datos de un ciclo de escritura, independientemente del estado de OE.

Accesos de escritura en ráfaga

El CY7C1471V33 dispone de un contador de ráfagas en chip que permite al usuario suministrar una única dirección y realizar hasta cuatro operaciones de escritura sin reafirmar las entradas de dirección. ADV/LD debe estar en LOW para cargar la dirección inicial, como se describe en la sección Accesos de escritura única. Cuando ADV/LD se pone en ALTO en la siguiente subida del reloj, se ignoran las entradas de habilitación del chip (CE1, CE2 y CE3) y WE, y se incrementa el contador de ráfagas. Las entradas BWX correctas deben ser conducidas en cada ciclo de la escritura en ráfaga para escribir los bytes correctos de datos.

Modo reposo

El pin de entrada ZZ es una entrada asíncrona. La activación de ZZ coloca la SRAM en un modo de "reposo" de conservación de energía. Se requieren dos ciclos de reloj para entrar o salir de este modo "sleep". En este modo, la integridad de los datos está garantizada. Los accesos pendientes al entrar en el modo "dormir" no se consideran válidos, ni se garantiza la finalización de la operación. El dispositivo debe deseleccionarse antes de entrar en el modo "dormir". CE1, CE2 y CE3 deben permanecer inactivos durante el tiempo tZZREC después de que la entrada ZZ vuelva a LOW.