Description :

Les S29GL01G/512/256/128S sont des produits flash MIRRORBIT™ Eclipse fabriqués sur une technologie de processus de 65 nm.Ces dispositifs offrent un temps d'accès à la page aussi rapide que 15 ns avec un temps d'accès aléatoire correspondant aussi rapide que 90 ns. Ils sont dotés d'un tampon d'écriture qui permet de programmer un maximum de 256 mots/512 octets en une seule opération, ce qui se traduit par un temps de programmation effectif plus rapide que les algorithmes de programmation standard. Ces dispositifs sont donc idéaux pour les applications embarquées d'aujourd'hui qui exigent une plus grande densité, de meilleures performances et une consommation d'énergie réduite.

 

Caractéristiques :

  • Noyau CMOS 3,0 V avec E/S polyvalentes
  • Technologie MIRRORBIT™ Eclipse 65 nm
  • Alimentation unique (VCC) pour lecture / programmation / effacement (2,7 V à 3,6 V)
  • Fonctionnalité E/S polyvalente

- Large plage de tension d'E/S (VIO) : 1,65 V à VCC

  • Bus de données ×16
  • Lecture asynchrone d'une page de 32 octets
  • Mémoire tampon de programmation de 512 octets

- Programmation en multiples de pages, jusqu'à un maximum de 512 octets

  • Options pour un seul mot et pour plusieurs programmes sur le même mot
  • Contrôle et correction automatiques des erreurs (ECC) - ECC matériel interne avec correction des erreurs sur un seul bit
  • Effacement du secteur

- Secteurs uniformes de 128 koctets

  • Commandes de suspension et de reprise pour les opérations de programmation et d'effacement
  • Registre d'état, interrogation des données et broche prête/occupée pour déterminer l'état de l'appareil
  • Protection sectorielle avancée (ASP)

- Méthodes de protection volatile et non volatile pour chaque secteur

  • Tableau séparé de 1024 octets de programmes à usage unique (OTP) avec deux régions verrouillables
  • Tableau des paramètres de l'interface flash commune (CFI)
  • Plage de température / grade

- Industriel (-40°C à +85°C)

  • 100 000 cycles de programmation et d'effacement
  • 20 ans de conservation des données
  • Options d'emballage

- 56 broches TSOP

 

Aperçu du produit :

La famille GL-S se compose de mémoires flash non volatiles de 128 Mo à 1 Go, à noyau 3,0 V, à E/S polyvalentes. Ces dispositifs ont un bus de données de 16 bits (mot) de large et n'utilisent que des adresses de limite de mot. Tous les accès en lecture fournissent 16 bits de données à chaque cycle de transfert du bus. Toutes les écritures prennent 16 bits de données à chaque cycle de transfert de bus.

La famille GL-S combine les meilleures caractéristiques des mémoires flash eXecute-In-Place (XIP) et des mémoires flash de stockage de données. Cette famille offre l'accès aléatoire rapide de la mémoire flash XIP ainsi que la haute densité et la vitesse de programmation rapide de la mémoire flash de stockage de données.

L'accès en lecture à un emplacement aléatoire prend de 90 ns à 120 ns en fonction de la densité du dispositif et de la tension d'alimentation de l'E/S. Chaque accès aléatoire (initial) lit un groupe entier de données alignées sur 32 octets, appelé page. D'autres mots de la même page peuvent être lus en modifiant uniquement les 4 bits de poids faible de l'adresse du mot. Chaque accès à l'intérieur d'une même page prend de 15 à 30 ns. C'est ce qu'on appelle la lecture en mode page. La modification de l'un des bits d'adresse de mots supérieurs permet de sélectionner une page différente et de commencer un nouvel accès initial. Tous les accès en lecture sont asynchrones.

 

Carte d'adresses S29GL-S :

La logique de contrôle de l'appareil est subdivisée en deux sections parallèles, le contrôleur d'interface hôte (HIC) et le contrôleur d'algorithme intégré (EAC). Le HIC surveille les niveaux de signal sur les entrées du dispositif et commande les sorties en fonction des besoins pour effectuer les transferts de données de lecture et d'écriture avec le système hôte. Le HIC fournit des données à partir de la carte d'adresses actuellement saisie lors des transferts de lecture ; il place les informations relatives à l'adresse et aux données du transfert d'écriture dans la mémoire de commande de l'EAC ; il notifie à l'EAC la transition d'alimentation, la réinitialisation du matériel et les transferts d'écriture. L'EAC recherche dans la mémoire de commande, après un transfert d'écriture, les séquences de commande légales et exécute les algorithmes intégrés correspondants.

La modification des données non volatiles dans la matrice de mémoire nécessite une séquence complexe d'opérations appelées algorithmes intégrés (EA). Les algorithmes sont entièrement gérés par l'EAC interne du dispositif. Les algorithmes principaux effectuent la programmation et l'effacement des données de la matrice principale. Le système hôte écrit des codes de commande dans l'espace d'adressage du dispositif flash. L'EAC reçoit les commandes, exécute toutes les étapes nécessaires à l'exécution de la commande et fournit des informations d'état pendant l'exécution d'un EA.