CARACTÉRISTIQUES

► CNA simple 8, 10, 12 bits, 2 LSB INL

► Boîtiers LFCSP et SC70 à 6 pattes

► Fonctionnement en micropuissance : 100 µA maximum à 5 V

► Réduction de la puissance à <150 nA à 3 V

► Alimentation de 2,7 V à 5,5 V

► Monotonie garantie par conception

► Réinitialisation à 0 V à la mise sous tension avec détection du brownout

► 3 fonctions de mise hors tension

► L'interface série compatible I2C prend en charge les modes standard (100 kHz), rapide (400 kHz) et haute vitesse (3,4 MHz).

► Amplificateur tampon de sortie sur puce, fonctionnement rail à rail

► Qualification AEC-Q100 pour les applications automobiles

 

CANDIDATURES

► Contrôle des processus

► Systèmes d'acquisition de données

► Instruments portables alimentés par batterie

► Réglage numérique du gain et de l'offset

► Sources de tension et de courant programmables

► Atténuateurs programmables

 

DESCRIPTION GÉNÉRALE

Les AD5602/AD5612/AD5622, membres de la famille nanoDAC®, sont des convertisseurs numérique-analogique (DAC) 8, 10, 12 bits bufférisés à sortie tension qui fonctionnent à partir d'une alimentation unique de 2,7 V à 5,5 V, et qui consomment

Les AD5602/AD5612/AD5622 utilisent une interface série compatible I2C à 2 fils qui fonctionne en mode standard (100 kHz), rapide (400 kHz) et haute vitesse (3,4 MHz).

Les références des AD5602/AD5612/AD5622 dérivent des entrées de l'alimentation afin d'obtenir la plage dynamique de sortie la plus large possible. Chaque appareil intègre un circuit de réinitialisation à la mise sous tension qui garantit que la sortie du convertisseur numérique-analogique est alimentée à 0 V et qu'elle y reste jusqu'à ce qu'une écriture valide soit effectuée sur l'appareil. Les appareils contiennent une fonction de mise hors tension qui réduit la consommation de courant des appareils à <150 nA à 3 V et fournit des charges de sortie sélectionnables par logiciel en mode de mise hors tension. Les dispositifs sont mis en mode d'arrêt par l'intermédiaire de l'interface série. La faible consommation d'énergie des AD5602/AD5612/AD5622 en fonctionnement normal les rend parfaitement adaptés à une utilisation dans des équipements portables fonctionnant sur batterie. La consommation typique est de 0,4 mW à 5 V.

 

POINTS FORTS DU PRODUIT

  1. Disponible en boîtiers LFCSP à 6 pattes et SC70.
  2. Ces dispositifs fonctionnent à partir d'une alimentation unique de 2,7 V à 5,5 V, consommant typiquement 0,2 mW à 3 V et 0,4 mW à 5 V, ce qui les rend idéaux pour les applications alimentées par batterie.
  3. L'amplificateur tampon de sortie intégré permet à la sortie du CNA d'osciller de rail à rail avec une vitesse de balayage typique de 0,5 V/µs.
  4. Référence dérivée de l'alimentation.
  5. Interface I2C en mode standard, rapide et haute vitesse.
  6. Conçu pour une très faible consommation d'énergie.
  7. Capacité de mise hors tension. Lorsqu'il est hors tension, le CNA consomme typiquement <150 nA à 3 V.
  8. Réinitialisation à la mise sous tension et détection des pannes de courant.

 

INTERFACE SÉRIE

Les AD5602/AD5612/AD5622 ont des interfaces série compatibles I2C à 2 fils. Les AD5602/AD5612/AD5622 peuvent être connectés à un bus I2C en tant que dispositif cible, sous le contrôle d'un dispositif contrôleur.

Les AD5602/AD5612/AD5622 prennent en charge les modes de transfert de données standard (100 kHz), rapide (400 kHz) et à grande vitesse (3,4 MHz). L'adressage à 10 bits et l'adressage par appel général ne sont pas pris en charge.

Les AD5602/AD5612/AD5622 ont chacun une adresse cible de 7 bits. Les cinq bits les plus significatifs (MSB) sont 00011 et les deux LSB sont déterminés par l'état de la broche ADDR. La possibilité d'apporter des modifications câblées à l'ADDR permet à l'utilisateur d'incorporer jusqu'à trois de ces dispositifs sur un seul bus.

Le protocole du bus série à 2 fils fonctionne comme suit :

  1. Le contrôleur initie le transfert de données en établissant une condition de démarrage, c'est-à-dire lorsqu'une transition haute à basse sur la ligne SDA se produit alors que SCL est haute. L'octet suivant est l'octet d'adresse, qui consiste en une adresse cible de 7 bits. L'adresse cible correspondant à l'adresse transmise répond en tirant SDA vers le bas pendant la neuvième impulsion d'horloge (c'est ce qu'on appelle le bit d'accusé de réception). À ce stade, tous les autres appareils sur le bus restent inactifs pendant que l'appareil sélectionné attend que des données soient écrites ou lues dans son registre à décalage.
  2. Les données sont transmises sur le bus série par séquences de neuf impulsions d'horloge (huit bits de données suivis d'un bit d'acquittement). Les transitions sur la ligne SDA doivent se produire pendant la période basse de SCL et rester stables pendant la période haute de SCL.
  3. Lorsque tous les bits de données ont été lus ou écrits, une condition d'arrêt est établie. En mode écriture, le contrôleur tire la ligne SDA vers le haut pendant la 10e impulsion d'horloge pour établir une condition d'arrêt. Si une condition d'arrêt est générée entre la 7e et la 8e impulsion d'horloge de la trame d'adresse I2C, un cycle d'alimentation est nécessaire pour récupérer l'appareil. En mode lecture, le contrôleur émet un non-acquittement pendant la neuvième impulsion d'horloge (c'est-à-dire que la ligne SDA reste à l'état haut). Le contrôleur met ensuite la ligne SDA à l'état bas avant la 10e impulsion d'horloge, puis à l'état haut pendant la 10e impulsion d'horloge pour établir une condition d'arrêt.