Description :

L'AD9154BCPAZ est un convertisseur analogique-numérique quatre canaux, 16 bits, à gamme dynamique élevée, capable de générer des porteuses multiples jusqu'à la fréquence de Nyquist en mode bande de base, offrant un taux d'échantillonnage maximal de 2,4 GSPS. Ce produit dispose de fonctions d'optimisation pour la sortie du produit, la détection de puissance des signaux d'entrée (tels que la modulation numérique complexe), la compensation de gain, de phase et de décalage, et les applications de transmission par conversion directe. Il peut être directement connecté au modulateur orthogonal RF ADRF6720-27 d'ADI. En mode mixte, le produit peut reconstruire la porteuse dans les deuxième et troisième régions de Nyquist. L'interface du port série permet de programmer et de lire les paramètres internes. Peut être programmé dans la gamme de courant de sortie à pleine échelle de 4 mA à 20 mA.

La largeur de bande des signaux ultra-larges permet l'émergence d'applications sans fil à large bande et multibande.

Des techniques avancées de conception à faible bruit et distorsion permettent une synthèse de haute qualité des signaux à large bande, de la bande de base aux fréquences intermédiaires élevées.

La prise en charge de la sous-classe 1 de JESD204B simplifie la synchronisation multipuce.

Boîtier de petite taille avec une empreinte de 12 mm × 12 mm.

 

Caractéristiques：

La vitesse d'entrée peut atteindre 1 GSPS
Conception exclusive, à faible niveau d'interférences et de distorsions
Paramètres d'une porteuse unique : LTE Largeur de bande de 20 MHz (BW), ACLR=77 dBc，180 MHz IF
Six paramètres de porteuse : GSM IMD=78 dBc, avec un intervalle d'onde de téléchargement de 600 kHz à 180 MHz IF
SFDR=72 dBc, 180 MHz IF, - 6 dBFS tonalité unique
Équipé d'une interface JESD204B à 8 voies
Prise en charge de la synchronisation multi-puces
Délai fixe
Compensation du retard du générateur de données
Peut détecter la puissance du signal d'entrée
Multiplicateur d'horloge à boucle à verrouillage de phase (PLL) haute performance et à faible bruit
Filtre numérique anti-sinusoïdal
Modulation orthogonale numérique utilisant des oscillateurs numériques contrôlés
Bande de fréquence de Nyquist mode hybride
Filtres d'interpolation optionnels pour 1, 2, 4 et 8
Paramètres de faible consommation : 2,11 W, 1,6 GSPS
Conditions de fonctionnement normales

 

Applications :

Communications sans fil，Répéteurs à large bande，Radio micro-ondes point à point，Radio logicielle，Instrumentation，Diversité d'émission, entrées multiples/sorties multiples (MIMO)

 

FONCTIONNEMENT DU PORT SÉRIE

L'interface de port série (SPI) est un port de communication série synchrone flexible qui permet un interfaçage facile avec de nombreux microcontrôleurs et microprocesseurs standard de l'industrie. L'interface facilite l'accès en lecture/écriture à tous les registres qui configurent l'AD9154. Les formats de transfert MSB first ou LSB first sont supportés.

Le SPI peut être configuré comme une interface à 4 fils ou une interface à 3 fils dans laquelle l'entrée et la sortie partagent une E/S à une broche, SDIO.

Un cycle de communication avec l'AD9154 comporte deux phases. La phase 1 est le cycle d'instruction (l'écriture d'un octet d'instruction dans le dispositif), qui coïncide avec les 16 premiers fronts montants du SCLK. Le mot d'instruction fournit au contrôleur du port série des informations concernant le cycle de transfert de données, phase 2 du cycle de communication. Le mot d'instruction de la phase 1 définit si le transfert de données à venir est une lecture ou une écriture, ainsi que l'adresse du registre de départ pour le transfert de données suivant.

Un niveau logique haut sur la broche CS, suivi d'un niveau logique bas, réinitialise la synchronisation du port série à l'état initial du cycle d'instruction.

À partir de cet état, les 16 prochains fronts montants du SCLK représentent les bits d'instruction de l'opération d'entrée/sortie (E/S) en cours.

Les fronts SCLK restants correspondent à la phase 2 du cycle de communication. La phase 2 est le transfert réel de données entre l'appareil et le contrôleur du système. La phase 2 du cycle de communication est un transfert d'un ou plusieurs octets de données. Huit × N cycles SCLK sont nécessaires pour transférer N octets pendant le cycle de transfert. Les registres sont modifiés immédiatement après l'écriture du dernier bit de chaque octet de transfert, à l'exception du mot d'accord de fréquence (FTW) et des décalages de phase de l'oscillateur à commande numérique (NCO), qui ne sont modifiés que lorsque le bit FTW_UPDATE_REQ du mot d'accord de fréquence est activé.

 

FORMAT DES DONNÉES

R/W, Bit 15 du mot d'instruction, détermine si un transfert de données en lecture ou en écriture se produit après l'écriture du mot d'instruction. La valeur logique 1 indique une opération de lecture et la valeur logique 0 indique une opération d'écriture. A14 à A0, bit 14 à bit 0 du mot d'instruction, déterminent le registre auquel on accède pendant la partie transfert de données du cycle de communication. Pour les transferts multioctets, A[14:0] est l'adresse de départ. L'appareil génère les autres adresses de registre en fonction des bits d'incrémentation d'adresse. Si les bits d'incrémentation d'adresse sont mis à l'état haut (registre 0x000, bit 5 et bit 2), les écritures SPI multioctets commencent sur A[14:0] et s'incrémentent de 1 tous les huit bits envoyés/reçus. Si les bits d'incrémentation d'adresse sont réglés sur 0, l'adresse est décrémentée de 1 tous les huit bits.