DESCRIPTION GÉNÉRALE

L'AD9216 est un convertisseur analogique-numérique (ADC) double, 3 V, 10 bits, 105 MSPS. Il est doté de deux amplificateurs d'échantillonnage et de maintien (SHA) à haute performance et d'une référence de tension intégrée. L'AD9216 utilise une architecture différentielle en pipeline à plusieurs étages avec une logique de correction d'erreur en sortie pour fournir une précision de 10 bits et garantir l'absence de codes manquants sur toute la plage de température de fonctionnement à des débits de données allant jusqu'à 105 MSPS. Le SHA différentiel à large bande passante permet une variété de plages d'entrée et de décalages sélectionnables par l'utilisateur, y compris les applications asymétriques. L'AD9216 convient à diverses applications, y compris les systèmes multiplexés qui commutent les niveaux de tension à pleine échelle dans des canaux successifs et pour l'échantillonnage d'entrées à des fréquences bien au-delà du taux de Nyquist.

Deux entrées d'horloge asymétriques sont utilisées pour contrôler tous les cycles de conversion internes. Un stabilisateur de cycle de travail est disponible sur le AD9216 et peut compenser les variations importantes du cycle de travail de l'horloge, ce qui permet aux convertisseurs de conserver d'excellentes performances. Les données numériques de sortie sont présentées en format binaire droit ou en complément à deux. Fabriqué sur un procédé CMOS avancé, l'AD9216 est disponible dans un espace réduit, sans Pb, LFCSP à 64 pattes (9 mm × 9 mm) et est spécifié sur la plage de température industrielle (-40°C à +85°C).

 

CARACTÉRISTIQUES

Double ADC 10 bits intégré

Fonctionnement avec une seule alimentation de 3 V

SNR = 57,6 dBc (à Nyquist, AD9216-105)

SFDR = 74 dBc (à Nyquist, AD9216-105)

Faible puissance : 150 mW/ch à 105 MSPS

Entrée différentielle avec une largeur de bande de 300 MHz à 3 dB

Immunité exceptionnelle à la diaphonie < -80 dB

Offset format de données binaire ou complément à deux

Stabilisateur du cycle de fonctionnement de l'horloge

 

CANDIDATURES

Matériel d'échographie

Échantillonnage IF dans les récepteurs de communications 3G, radio point à point, LMDS, MMDS

Instruments alimentés par piles

Scopemeters portatifs

Oscilloscopes numériques à faible coût

 

POINTS FORTS DU PRODUIT

  1. Compatible avec l'AD9238, double ADC 12-bit 20 MSPS/40 MSPS/65 MSPS et l'AD9248, double ADC 14-bit 20 MSPS/40 MSPS/65 MSPS.
  2. La capacité de 105 MSPS permet des applications exigeantes à haute fréquence.
  3. Faible consommation d'énergie : AD9216-105 : 105 MSPS = 300 mW.
  4. L'entrée SHA brevetée maintient d'excellentes performances pour des fréquences d'entrée allant jusqu'à 200 MHz et peut être configurée pour un fonctionnement asymétrique ou différentiel.
  5. Diaphonie typique des canaux < -80 dB à fIN jusqu'à 70 MHz.
  6. Le stabilisateur de cycle d'horloge maintient les performances sur une large gamme de cycles d'horloge.

 

THÉORIE DU FONCTIONNEMENT

L'AD9216 se compose de deux CAN de haute performance basés sur le noyau de conversion de l'AD9215. Les deux chemins ADC sont indépendants, à l'exception d'une source de référence de bande interdite interne partagée, VREF. Chacun des chemins ADC se compose d'un SHA frontal propriétaire suivi d'un ADC à condensateurs commutés en pipeline. Le CAN en pipeline est divisé en trois sections, comprenant un amplificateur d'échantillonnage et de maintien, suivi de sept étages de 1,5 bit et d'un flash final de 3 bits. Chaque étage offre un chevauchement suffisant pour corriger les erreurs de flash dans les étages précédents. Les sorties quantifiées de chaque étage sont combinées par le bloc logique de correction numérique en un résultat final de 10 bits. L'architecture en pipeline permet au premier étage d'opérer sur un nouvel échantillon d'entrée, tandis que les autres étages opèrent sur les échantillons précédents. L'échantillonnage se produit sur le front montant de l'horloge respective.

Chaque étape du pipeline, à l'exception de la dernière, se compose d'un CAN flash à faible résolution et d'un multiplicateur résiduel pour piloter l'étape suivante du pipeline. Le multiplicateur résiduel utilise la sortie du CAN flash pour contrôler un convertisseur numérique-analogique (CNA) à condensateur commuté de même résolution. La sortie du CNA est soustraite du signal d'entrée de l'étage et le résidu est amplifié (multiplié) pour piloter l'étage suivant du pipeline. L'étage multiplicateur résiduel est également appelé convertisseur numérique-analogique multiplicateur (MDAC). Un bit de redondance est utilisé dans chacun des étages pour faciliter la correction numérique des erreurs de flash. Le dernier étage consiste simplement en un ADC flash.

L'étage d'entrée contient un SHA différentiel qui peut être configuré comme étant couplé en courant alternatif ou continu en mode différentiel ou asymétrique. Le bloc d'étage de sortie aligne les données, effectue la correction d'erreur et transmet les données aux tampons de sortie. Les tampons de sortie sont alimentés par une alimentation séparée, ce qui permet d'ajuster la tension de sortie.