Description :

Le CY14B104M de Cypress combine une RAM statique non volatile de 4 Mbits (nvSRAM) avec un RTC complet dans un circuit intégré monolithique. Les éléments non volatiles incorporés intègrent la technologie QuantumTrap, produisant la mémoire non volatile la plus fiable au monde. La SRAM peut être lue et écrite un nombre infini de fois, tandis que les données non volatiles indépendantes résident dans les éléments non volatiles.

La fonction RTC fournit une horloge précise avec suivi de l'année bissextile et un oscillateur programmable de haute précision. La fonction d'alarme est programmable pour des alarmes périodiques de minutes, d'heures, de jours ou de mois. Il y a également une minuterie de chien de garde programmable pour le contrôle des processus.

La CY14B104M nvSRAM comprend deux composants fonctionnels appariés dans la même cellule physique. Il s'agit d'une cellule de mémoire SRAM et d'une cellule QuantumTrap non volatile. La cellule de mémoire SRAM fonctionne comme une RAM statique rapide standard. Les données de la SRAM sont transférées vers la cellule non volatile (opération STORE) ou de la cellule non volatile vers la SRAM (opération RECALL). Grâce à cette architecture unique, toutes les cellules sont stockées et rappelées en parallèle. Les opérations de lecture et d'écriture de la SRAM sont inhibées pendant les opérations STORE et RECALL. CY14B104M supporte des lectures et des écritures infinies comme une SRAM typique. De plus, il permet des opérations RECALL infinies à partir des cellules non volatiles et jusqu'à 1 million d'opérations STORE.

 

Caractéristiques :

■ Temps d'accès de 25 ns et 45 ns
■ Organisation interne en 256 K × 16
■ Mémorisation automatique sans intervention de la part de l'utilisateur lors de la mise hors tension avec seulement un petit condensateur
■ La mémorisation dans les éléments non volatils QuantumTrap est initiée par le logiciel, la broche du dispositif ou AutoStore lors de la mise hors tension.
■ Le rappel vers la SRAM est initié par le logiciel ou par la mise sous tension.
■ Haute fiabilité
■ Cycles de lecture, d'écriture et de RAPPEL infinis
■ 1 million de cycles STORE à QuantumTrap
■ Conservation des données pendant 20 ans
■ Fonctionnement simple 3 V +20%, -10%
■ Intégrité des données de la nvSRAM de Cypress combinée à une horloge en temps réel (RTC) complète
■ Minuterie chien de garde
■ Alarme d'horloge avec interruptions programmables
■ Condensateur ou batterie de secours pour RTC
■ Température industrielle
■ Boîtier TSOP (thin small outline package) de 44 et 54 broches, type II
■ Sans plomb et conforme à la directive sur la limitation des substances dangereuses (RoHS)

 

Fonctionnement de l'appareil

La CY14B104K/CY14B104M nvSRAM est constituée de deux composants fonctionnels appariés dans la même cellule physique. Il s'agit d'une cellule de mémoire SRAM et d'une cellule QuantumTrap non volatile. La cellule de mémoire SRAM fonctionne comme une RAM statique rapide standard. Les données de la SRAM sont transférées vers la cellule non volatile (opération STORE) ou de la cellule non volatile vers la SRAM (opération RECALL). Grâce à cette architecture unique, toutes les cellules sont stockées et rappelées en parallèle. Les opérations de lecture et d'écriture de la SRAM sont inhibées pendant les opérations STORE et RECALL. CY14B104K/CY14B104M supporte les lectures et écritures infinies comme une SRAM typique. De plus, il permet des opérations RECALL infinies à partir des cellules non volatiles et jusqu'à 1 million d'opérations STORE. Voir la table de vérité pour les opérations SRAM à la page 25 pour une description complète des modes de lecture et d'écriture.

SRAM Read

Le CY14B104K/CY14B104M effectue un cycle de lecture lorsque CE et OE sont à l'état bas et WE et HSB à l'état haut. L'adresse spécifiée sur les broches A0-18 ou A0-17 détermine lequel des 524 288 octets de données ou 262 144 mots de 16 bits chacun est accédé. Les validations d'octets (BHE, BLE) déterminent quels octets sont validés à la sortie dans le cas de mots de 16 bits. Lorsque la lecture est initiée par une transition d'adresse, les sorties sont valides après un délai de tAA (cycle de lecture 1). Si la lecture est initiée par CE ou OE, les sorties sont valides à tACE ou à tDOE, selon ce qui est le plus tardif (cycle de lecture 2). La sortie de données répond de manière répétée aux changements d'adresse dans le temps d'accès tAA sans nécessiter de transitions sur les broches d'entrée de contrôle. Elle reste valide jusqu'à un nouveau changement d'adresse ou jusqu'à ce que CE ou OE soit mis à niveau haut ou que WE ou HSB soit mis à niveau bas.

Écriture SRAM

Un cycle d'écriture est effectué lorsque CE et WE sont BAS et que HSB est HAUT. Les entrées d'adresse doivent être stables avant d'entrer dans le cycle d'écriture et doivent rester stables jusqu'à ce que CE ou WE passent à la valeur HAUT à la fin du cycle. Les données sur les broches E/S communes DO0-15 sont écrites dans la mémoire si elles sont valides tSD avant la fin d'une écriture contrôlée par WE ou avant la fin d'une écriture contrôlée par CE. Les entrées de validation d'octet (BHE, BLE) déterminent quels octets sont écrits, dans le cas de mots de 16 bits. Il est recommandé de maintenir OE à un niveau élevé pendant toute la durée du cycle d'écriture afin d'éviter la contention du bus de données sur les lignes d'E/S communes. Si OE est laissé à l'état BAS, les circuits internes désactivent les tampons de sortie tHZWE après que WE soit passé à l'état BAS.