Description :

 Les CY7C1444KV33/CY7C1445KV33 SRAM intègrent des cellules SRAM de 1M × 36/2M × 18 avec des circuits périphériques synchrones avancés et un compteur de deux bits pour le fonctionnement en rafale interne. Toutes les entrées synchrones sont gérées par des registres contrôlés par une entrée d'horloge (CLK) à déclenchement positif. Les entrées synchrones comprennent toutes les adresses, toutes les entrées de données, l'activation de la puce d'adressage (CE1), l'activation de la puce d'expansion de profondeur (CE2 et CE3), les entrées de contrôle de rafale (ADSC, ADSP et ADV), l'activation de l'écriture (BWX et BWE) et l'écriture globale (GW). Les entrées asynchrones comprennent la validation de sortie (OE) et la broche ZZ. Les adresses et les validations de puce sont enregistrées sur le front montant de l'horloge lorsque le processeur d'adressage stroboscopique (ADSP) ou le contrôleur d'adressage stroboscopique (ADSC) sont actifs. Les adresses en rafale suivantes peuvent être générées en interne et contrôlées par la broche d'avance (ADV). L'adresse, les entrées de données et les commandes d'écriture sont enregistrées sur la puce pour initier un cycle d'écriture automatique. Cette partie prend en charge les opérations d'écriture d'octets (voir la description des broches et la table de vérité pour plus de détails). Les cycles d'écriture peuvent avoir une largeur de un à quatre octets, selon les entrées de contrôle d'écriture d'octet. GW active LOW entraîne l'écriture de tous les octets. Ce dispositif incorpore un registre d'activation supplémentaire en pipeline qui retarde la désactivation des tampons de sortie d'un cycle supplémentaire lorsqu'une désélection est exécutée. Cette caractéristique permet d'étendre la profondeur sans pénaliser les performances du système. Les SRAM CY7C1444KV33/CY7C1445KV33 fonctionnent à partir d'une alimentation centrale de +3,3 V alors que toutes les sorties fonctionnent avec une alimentation de +3,3 V ou de +2,5 V. Toutes les entrées et sorties sont conformes aux normes JEDEC. Toutes les entrées et sorties sont compatibles avec le standard JEDEC JESD8-5.

 

Caractéristiques :

■ Prise en charge du fonctionnement du bus jusqu'à 250 MHz

■ Les niveaux de vitesse disponibles sont de 250 MHz

■ Entrées et sorties enregistrées pour le fonctionnement en pipeline

■ Optimal pour la performance (désélection à double cycle)

■ Expansion en profondeur wSans état d'attente

■ Alimentation du noyau à 3,3 V

■ Alimentation E/S 2,5-V ou 3,3-V

■ Temps de passage rapide de l'horloge à la sortie

❐ 2,5 ns (pour un dispositif de 250 MHz)

■ Fournir un taux d'accès 3-1-1-1 performant

■ Compteur de rafales sélectionnable par l'utilisateur, prenant en charge les rafales entrelacées ou linéaireséquences

■ Strobes d'adresse distincts pour le processeur et le contrôleur

■ Ecritures synchrones temporisées

■ Activation de la sortie asynchrone

■ CY7C1444KV33, CY7C1445KV33 disponibles en boîtiers TQFP 100 broches sans plomb conformes à la norme JEDEC

■ Option "ZZ" pour le mode veillen

 

Aperçu fonctionnel

Toutes les entrées synchrones passent par des registres d'entrée contrôlés par le front montant de l'horloge. Toutes les sorties de données passent par des registres de sortie contrôlés par le front montant de l'horloge. Les CY7C1444KV33/CY7C1445KV33 prennent en charge la mémoire cache secondaire dans les systèmes utilisant une séquence de salves linéaire ou entrelacée. L'ordre de rafale entrelacé est compatible avec les processeurs Pentium. L'ordre de rafale peut être sélectionné par l'utilisateur et est déterminé par l'échantillonnage de l'entrée MODE. Les accès peuvent être initiés soit par le strobe d'adresse du processeur (ADSP), soit par le strobe d'adresse du contrôleur (ADSC). L'avancement de l'adresse dans la séquence de salves est contrôlé par l'entrée ADV. Un compteur de rafales enveloppant de deux bits sur la puce capture la première adresse dans une séquence de rafales et incrémente automatiquement l'adresse pour le reste de l'accès à la rafale. Les opérations d'écriture d'octets sont qualifiées par les entrées BWE (byte write enable) et BWX (byte write select). Une activation d'écriture globale (GW) remplace toutes les entrées d'écriture d'octet et écrit des données sur les quatre octets. Toutes les écritures sont simplifiées grâce à un circuit d'écriture synchrone auto-temporisé sur la puce. Les sélecteurs de puce synchrones CE1, CE2, CE3 et une activation de sortie asynchrone (OE) facilitent la sélection des banques et le contrôle de l'état tristatique de la sortie. L'ADSP est ignoré si CE1 est HIGH.

Le dépassement des valeurs nominales maximales peut réduire la durée de vie utile de l'appareil.

 

Page d'historique du document

04/09/2015 Changement de statut de Préliminaire à Final.

05/07/2015 Mise à jour de l'aperçu fonctionnel : Mise à jour des caractéristiques électriques du mode ZZ : Modification de la valeur maximale du paramètre IDDZZ de 89 mA à 75 mA.

07/05/2016 Mise à jour de Neutron Soft Error Immunity : Mise à jour des valeurs dans les colonnes "Typ" et "Max" correspondant au paramètre LSBU. Mise à jour vers le nouveau modèle.