概要

AD9216 は、デュアル、3V、10 ビット、105MSPS のアナログ/デ ジタル・コンバータ（ADC）です。デュアル高性能サンプル・ホールド・アンプ（SHA）と内蔵電圧リファレンスを特徴としています。AD9216 は出力エラー訂正ロジックを備えた多段差動パイ プライン・アーキテクチャを採用し、10 ビットの精度を提供し、最大 105 MSPS のデータ・レートで全動作温度範囲にわたってコードの欠落がないことを保証します。広帯域幅の差動 SHA は、シングル・エンド・アプリケーションを含め、ユーザが選択可能な様々な入力レンジとオフセットを可能にします。AD9216 は、連続するチャンネルでフルスケールの電圧レベ ルを切り替えるマルチプレックス・システムや、ナイキ スト・レートをはるかに超える周波数のサンプリング入力 など、様々なアプリケーションに適しています。

デュアル・シングルエンド・クロック入力は、すべての内部変換サ イクルを制御するために使用されます。AD9216 にはデューティ・サイクル・スタビライザーがあり、クロッ ク・デューティ・サイクルの大きなばらつきを補正することができ るので、コンバータは優れた性能を維持することができます。デジタル出力データはストレート・バイナリまたは 2 の補数 形式で表示されます。 先進の CMOS プロセスで製造された AD9216 は、省スペースの鉛フリーの 64 リード LFCSP（9mm × 9mm）で提供され、産業用温度範囲（-40℃～+85℃）で仕様化されています。

 

特徴

内蔵デュアル10ビットADC

3V単一電源動作

SNR = 57.6 dBc（ナイキストに対して、AD9216-105）

SFDR = 74 dBc（ナイキストに対して、AD9216-105）

低消費電力：105MSPSで150mW/ch

300 MHz 3 dB帯域幅の差動入力

優れたクロストーク耐性 < -80 dB

オフセット・バイナリまたは2の補数データ・フォーマット

クロック・デューティ・サイクル・スタビライザー

 

アプリケーション

超音波装置

通信レシーバーのIFサンプリング 3G、無線ポイントツーポイント、LMDS、MMDS

電池式計器

ハンドヘルド・スコープメーター

低価格デジタル・オシロスコープ

 

製品ハイライト

  1. AD9238（デュアル 12 ビット 20 MSPS/40 MSPS/ 65 MSPS ADC）及び AD9248（デュアル 14 ビット 20 MSPS/40 MSPS/ 65 MSPS ADC）とピン互換。
  2. 105 MSPSの能力により、要求の厳しい高周波アプリケーションに対応。
  3. 低消費電力：AD9216-105：105 MSPS = 300 mW。
  4. 特許取得済みのSHA入力は、200MHzまでの入力周波数で優れた性能を維持し、シングルエンドまたは差動動作に設定できる。
  5. 典型的なチャンネル・クロストークは70 MHzまでのfINで-80 dB以下。
  6. クロック・デューティ・サイクル・スタビライザーは、幅広いクロック・デューティ・サイクルにわたって性能を維持する。

 

動作理論

AD9216 は、AD9215 コンバーター・コアをベースにした 2 つの高性能 ADC で構成されています。デュアル ADC パスは、共有の内部バンド・ギャップ・ リファレンス・ソース（VREF）を除いて独立しています。各 ADC パスは、独自のフロント・エンド SHA と、それに続くパイプライン・スイッチド・キャパシタ ADC で構成されます。パイプラインADCは3つのセクションに分割され、サンプル・アンド・ホールド・アンプ、7つの1.5ビット・ステージ、最後の3ビット・フラッシュで構成される。各ステージは、前ステージのフラッシュ・エラーを補正するのに十分なオーバーラップを提供する。各ステージからの量子化出力は、デジタル補正ロジック・ブロックを介して最終的な10ビット結果に結合されます。パ イ プ ラ イ ン化 さ れた アーキ テ ク チ ャ に よ っ て、 第 1 段は新 し い入力サンプルで動作 し 、 残 り の段は前のサンプルで動作 し ます。サンプリングはそれぞれのクロックの立ち上がりエッジで行われる。

最後のステージを除くパイプラインの各ステージは、低分解能フラッシュ ADC と、パイプラインの次のステージを駆動するための残余乗算器から構成される。残差乗算器はフラッシュ ADC 出力を使用して、同じ分解能のスイッチト・キャパシタ・デジタル・アナログ・コンバータ（DAC）を制御する。DAC出力は段の入力信号から減算され、残差は次のパイプライン段を駆動するために増幅（乗算）される。残差乗算段は乗算DAC（MDAC）とも呼ばれる。フラッシュ・エラーのデジタル訂正を容易にするため、各ステージで1ビットの冗長性が使用される。最後の段は単純にフラッシュADC で構成される。

入力段には差動 SHA が含まれ、差動モードまたはシングルエンドモードで交流または直流結合に設定できる。出力ステージング・ブロックは、データを整列させ、エラー訂正を実行し、出力バッファにデータを渡します。出力バッファは別電源から供給されるため、出力電圧スイングを調整できます。