Описание:

ADCLK946BCPZ - это сверхбыстрый буфер с веерным выходом тактового генератора, изготовленный по собственному биполярному процессу XFCB3 на кремний-германии (SiGe) компании Analog Devices, Inc. Это устройство предназначено для высокоскоростных приложений, требующих низкого джиттера.
Устройство имеет дифференциальный вход, оснащенный оконечными резисторами 100 Ω на кристалле. Вход принимает сигналы LVPECL, CML, 3,3 В КМОП (с одинарной связью), а также сигналы 1,8 В КМОП, LVDS и LVPECL с акустической связью. Для подачи питания на входы с акустической связью имеется вывод VREF.

ADCLK946BCPZ имеет шесть полноповоротных драйверов выходов с эмиттерной связью (ECL). Для работы LVPECL (положительный ECL) подайте напряжение VCC на положительный источник питания, а VEE - на землю. Для работы в режиме ECL подайте напряжение VCC на землю, а VEE - на отрицательное напряжение питания.

Выходные каскады ECL рассчитаны на прямое воздействие 800 мВ с каждой стороны на 50 Ом, подключенных к VCC - 2 В, что обеспечивает общий дифференциальный размах выходного сигнала 1,6 В.

 

Особенности：

Рабочая частота 4,8 ГГц
75 фс среднеквадратичное значение широкополосного случайного дрожания
Входные оконечные устройства на кристалле
Питание 3,3 В

 

Приложения:

Системы связи: беспроводные базовые станции, оптоволоконные системы связи, спутниковая связь и т.д.
Преобразователь данных: источник тактового сигнала для высокоскоростных преобразователей данных, таких как АЦП, ЦАП и т. д.
Генератор тактовых импульсов: обеспечивает высокостабильный тактовый сигнал для системы.
Приборостроение: Приборы, такие как осциллографы, генераторы сигналов и т.д., которым требуются высокостабильные источники синхронизации.

 

ФУНКЦИОНАЛЬНОЕ ОПИСАНИЕ

ВХОДЫ КЛОКА

ADCLK946 принимает дифференциальный тактовый сигнал на вход и распределяет его на все шесть выходов LVPECL.

Максимальная заданная частота - это точка, при которой размах выходного напряжения составляет 50% от стандартного размаха LVPECL.

Устройство имеет дифференциальный вход, оснащенный дифференциальными оконечными резисторами 100 Ω по центру.

Вход принимает входные сигналы LVPECL, CML, 3,3 В КМОП (одинарные) и 1,8 В КМОП, LVDS и LVPECL с переменным током.

Для питания входов с электрической связью имеется вывод VREF.

Поддерживайте размах дифференциального входного напряжения в пределах от примерно 400 мВ p-p до не более 3,4 В p-p.Для различных схем заделки тактового входа.

Характеристики выходного джиттера ухудшаются при скорости нарастания входного сигнала ниже 1 В/нс.

ADCLK946 специально разработан для минимизации дополнительного случайного джиттера в широком диапазоне скорости нарастания входного сигнала.

По возможности зажимайте слишком большие входные сигналы быстрыми диодами Шоттки, поскольку аттенюаторы снижают скорость нарастания.

Протяженность входного сигнала более нескольких сантиметров должна осуществляться по диэлектрикам с низкими потерями или кабелям с хорошими высокочастотными характеристиками.

ВЫХОДЫ СИНХРОНИЗАЦИИ

Указанные характеристики обуславливают необходимость использования надлежащих заделок линии передачи.

Выходы LVPECL микросхемы ADCLK946 предназначены для прямого ввода напряжения 800 мВ в кабель 50 Ом или в микрополосковые/полосковые линии передачи, заделанные 50 Ом и отнесенные к VCC - 2 В.

Выходы предназначены для наилучшего согласования с линией передачи.

Если высокоскоростные сигналы должны быть проложены на расстоянии более сантиметра, то для обеспечения надлежащего времени перехода и предотвращения чрезмерного выходного звона и дисперсии задержки распространения, зависящей от ширины импульса, необходимо использовать либо микрополосковую, либо полосковую технологию.

Эквивалентная заделка Авенина использует сеть резисторов для обеспечения заделки 50 Ω к постоянному напряжению, которое ниже VOL драйвера LVPECL. В этом случае VS_DRV в ADCLK946 должно быть равно VCC приемного буфера. Хотя комбинация резисторов, показанная на рисунке 15, приводит к точке постоянного смещения VS_DRV - 2 В, фактическое напряжение общего мода VS_DRV - 1,3 В, поскольку протекает дополнительный ток от

Драйвер LVPECL ADCLK946 через подтягивающий резистор. Y-образное окончание LVPECL - это элегантная схема окончания, которая использует наименьшее количество компонентов и обеспечивает согласование импеданса как в нечетном, так и в четном режиме. Согласование импеданса в четном режиме является важным моментом для тесно связанных линий передачи на высоких частотах. Его основной недостаток заключается в том, что он обеспечивает ограниченную гибкость при изменении силы сигнала эмиттерно-последовательностного LVPECL-драйвера. Это может быть важным соображением при работе с трассами большой длины, но обычно не является проблемой.